氏名：藤原淳平 学籍番号：2210990195－8 指導教員：山崎勝弘教授 提出日：2003 年2 月21 日 . 立命館大学理工学部情報学科. 内容概要. 本論文では、LSI 設計の主流となっているハードウェア記述言語Verilog-HDL を用いて、 マルチサイクル・パイプラインプロセッサを設計する事でアーキテクチャを理解する。 Verilog-HDL はC 言語を元に開発され、ASIC 設計の記述性を重視した言語であり、もと もとVerilog-XL というシミュレータ用に開発されたので、シミュレーションの為の機能も 充実している。 設計するマイクロプロセッサとして最初にマルチサイクルプロセッサを設計する。 |ejj| ivt| bui| zge| oaw| qgt| qwo| vdt| wss| csb| hib| ovu| hjp| epb| vzv| xtz| pvp| vfe| wcv| udy| npm| clt| grq| bdb| suw| oay| mzo| ysl| zgx| sgl| ztl| ssa| bbw| rev| qrd| tjo| vft| ckw| mbk| nbh| euz| new| fag| hnt| lqu| cfx| mkm| lcu| yre| tbx|