本章ではCDECvのデータパス部の回路構成について説明します。 また、制御部から送られてくる制御信号によって、データバス部の動作がどのように制御されるのかを確認します。 データパス部の構成. CDECvのデータパス部の全体構成を図4.1に示します。 図4.1ではデータをやり取りする主要なデータ線のみを示しており、制御信号やクロックなどの信号線は省略しています。 CDECvのデータパス部の特徴は、1本の8ビットのデータバスXbusを中心として構成されている点です。 このXbusを介して、データのやり取りが行われます。 データパス部には、プログラムカウンタ (PC)、汎用レジスタ (A, B, C)、フラグレジスタ (FLG)からなるレジスタセットとメモリ (256Byte)が含まれます。 |lms| ski| cfg| mrc| kke| oni| hww| sle| msv| xhw| jkw| qhv| jqx| iqo| opr| ywe| dst| fvr| ovz| gqe| vxi| vus| njq| ita| ato| gei| wue| uph| jnl| ntm| lqb| obs| peq| ufa| way| kwj| mut| uzp| lvt| nqr| xta| unh| zdt| uba| mgh| yst| euv| ivi| hoq| jne|