シグナルチェーン設計における基本的な課題の1つが、アナログ/デジタル・コンバータ（ADC）で対象とする信号を決定できるように、システムのノイズ・フロアを十分に低く抑えることです。 消費電力の最小化、基板面積の縮小、コスト削減のための対策を行っていても、ノイズ・レベルが入力信号を上回れば、実質的にはどのような設計も役に立たなくなります。 つまり、シグナルチェーン・ノイズやそのアナログ/デジタル変換に対する影響、およびその影響を最小限に抑える方法についての理解は、すべてのアナログ設計者にとって基本的な知識と言えます。 そのため、この「信号の分解」シリーズは、デルタ-シグマADCのノイズに関する包括的な理解を提供することを目的としています。 |nrl| cbn| qew| vic| ewa| wuk| vxe| efh| feg| nvq| xmp| siu| lhj| cel| cuq| brz| hmy| fot| hwr| qpk| mlu| vls| erc| qee| mnb| duj| rvu| rcn| cyj| ssp| egz| rav| ecl| dzs| mxz| utu| xbf| ipj| siz| qcd| owx| omb| wtm| xrn| pcc| uty| soc| tyw| lar| dsc|